IoT,AI,5G/ポスト5G,自動運転,ロボティックスなどのデジタル社会を支える重要基盤であるマイクロプロセッサやDRAM,NAND,パワーデバイスなどに代表される先端半導体デバイスにおいて,デバイスを構成する微細トランジスタ同士を接続して論理回路を構成する多層配線に対する微細化,高密度化,低抵抗化,低容量化,高信頼化の要求が益々厳しさを増している。配線寸法やViaホール径の微細化に伴う配線・Via抵抗及び配線間容量の増大や,これらに伴う信号伝搬遅延と消費電力の増加,信頼性の低下は世代とともに極めて深刻になりつつある。 そこで,本講では,これまでの多層配線技術の歴史的変遷を振り返るとともに,Cuダマシン配線の製造プロセスや微細化に伴う配線抵抗増大の課題について詳しく解説した上で,Cu代替金属材料やナノカーボン材料の最新の開発動向について述べる。また,Cu配線を取り囲む誘電材料(絶縁膜)として,配線間容量低減のために低誘電率(Low-k)材料を導入した経緯や課題,更なるLow-k化のための多孔質(Porous)材料の課題と対策,究極のLow-k技術であるAir-Gap(中空)技術についても詳細に述べる。さらに,配線長を大幅に短縮化でき,超ワイドバス化や大容量・高速の信号伝送が可能になるSi貫通孔(TSV)を用いたメモリデバイスの3次元積層化や,複数の半導体チップ(或いは従来のSoC(System on Chip)チップを機能ごとに分割したチップレット)をパッケージ基板上に近接配置して高性能システムを構成する異種デバイス集積化(ヘテロジニアスインテグレーション)についても詳しく解説する。